AMD EPYC Venice to pierwszy chip serwerowy na 2nm — 256 rdzeni i 1,6 TB/s przepustowości pamięci

Przemysł półprzewodników przekroczył pewien próg. AMD ogłosiło na swoim wydarzeniu Advancing AI 2026, że EPYC Venice – szósta generacja serwerowych procesorów, zbudowana na architekturze Zen 6 – wchodzi w produkcję masową w procesie 2 nm TSMC. Żaden układ do obliczeń wysokiej wydajności nie był dotąd produkowany w 2 nm. Venice jest pierwszy.

W konfiguracji flagowej znajdziemy 256 rdzeni i 512 wątków, rozłożonych na ośmiu matrycach Core Complex Die, z których każda mieści 32 rdzenie Zen 6 – to 33-procentowy wzrost gęstości rdzeni w porównaniu z poprzednią konstrukcją CCD. Platforma wprowadza nową podstawkę SP7 z 16 kanałami pamięci, co daje łączną przepustowość 1,6 TB/s – prawie trzykrotnie więcej niż 614 GB/s w odchodzącej generacji Turin. Interkonekt uzupełniają PCIe Gen 6 o szybkości 64 Gb/s oraz piąta generacja Infinity Fabric.

Proces 2 nm TSMC oznacza przejście z tranzystorów FinFET na nanosheetowe tranzystory GAA (gate-all-around) – zmianę strukturalną, którą TSMC ocenia jako 10–15% wyższą wydajność przy tym samym poborze mocy lub 25–30% niższy pobór mocy przy równoważnej wydajności, przy 15% większej gęstości tranzystorów. Własne benchmarki AMD wskazują na 70-procentowy wzrost przepustowości CPU względem rdzeni Zen 5 w Turin. W obciążeniach wnioskowania AI AMD deklaruje 2,2-krotnie wyższą przepustowość w porównaniu z konkurencyjną platformą NVIDIA Vera na poziomie 256 rdzeni.

Venice dostępny będzie w czterech liniach produktowych. Flagowy EPYC 9006 SP7 to 256-rdzeniowy układ klasy Agentic AI z taktowaniem 5 GHz i 128 liniami PCIe Gen6. EPYC 9006X SP7 osiąga maksymalnie 96 rdzeni, ale pracuje z częstotliwością 5,15 GHz i oferuje trzykrotnie więcej pamięci podręcznej L3 na rdzeń – przeznaczony do obciążeń HPC i symulacji, gdzie opóźnienia mają większe znaczenie niż surowa równoległość. Linia SP8 obejmuje wdrożenia brzegowe i energooszczędne z 8–128 rdzeniami. Czwarty SKU, EPYC 9006 LP Verano, wyposażono w pamięć LPDDR5X i przepustowość CPU–GPU na poziomie 112 Gb/s, przeznaczoną do szaf AI w skali racka.

Łączna pamięć podręczna L3 w flagowym SKU sięga 1152 MB 3D V-Cache – liczba ta staje się istotna dla warstw modeli AI, które można utrzymać na matrycy, zamiast odwoływać się do pamięci DRAM. AMD nie ujawniło cen żadnego wariantu Venice. Oczekuje się, że dostawcy usług chmurowych i producenci OEM ogłoszą własne okna dostępności; kilku dużych hyperscalerów zostało już potwierdzonych jako wcześni klienci.

Kontekst konkurencyjny ma znaczenie. Następna generacja Intela, Granite Rapids-D, wciąż opiera się na procesie Intel 18A, który pozostaje miesiące od uzyskania wydajności wolumenowej na skalę wymaganą dla takiego produktu. Przejście NVIDIA w kierunku własnego krzemu CPU z platformami Vera i Grace oznacza, że producent GPU stał się teraz bezpośrednim konkurentem w gnieździe CPU. Venice pojawia się, zanim którakolwiek z tych alternatyw osiągnie porównywalną skalę produkcji, co historycznie przekłada się na wskaźniki wygranych w cyklach zakupowych chmury trwających 12–18 miesięcy.

Dla operatorów obciążeń AI najistotniejsza jest wartość przepustowości pamięci. Trenowanie i wnioskowanie na dużą skalę to operacje ograniczone przede wszystkim przepustowością, a podwojenie efektywnej przepustowości na węzeł w szafie zmienia rachunek kosztu na token w wymierny sposób. Operatorzy chmurowi, którzy dotąd utrzymywali duże rezerwacje GPU, częściowo by kompensować wąskie gardła CPU, mają teraz alternatywną ścieżkę. Ta arytmetyka rozstrzygnie się w ciągu najbliższych dwóch sezonów zakupowych.

Tagi: sztuczna inteligencja, AMD, EPYC Venice, HPC, procesor serwerowy, Zen 6